안녕하세요, 회로설계 멘토 삼코치 입니다:)
질문자분 상황을 보면 건동홍 전자과에 학점 4.1/4.5이면 기본기는 충분히 갖춰진 상태이고, Cadence Virtuoso로 DFF, Counter를 schematic부터 layout, simulation까지 해보셨다면 이미 회로설계 직무 지원 기준에서는 출발선 위에 올라와 계신 상태입니다. 다만 말씀하신 것처럼 요즘 학부 IC 수업에서 이 정도는 흔한 경험이라서, “차별화”가 핵심입니다.
먼저 삼성전자 회로설계 직무를 기준으로 현실적인 이야기를 드리겠습니다. 삼성전자 DS 부문의 회로설계는 크게 보면 Memory 설계, Logic 설계, Custom 회로설계, Analog/RF, Interface 회로, PLL/IO 설계 등으로 나뉘는데, 실제 채용에서 선호되는 키워드는 “트랜지스터 레벨 이해”, “PVT corner 고려”, “layout parasitic 반영한 post-sim 경험”, “수율과 변동성에 대한 감각”입니다. 단순히 블록을 만들었다가 아니라, 왜 그렇게 설계했는지를 설명할 수 있어야 합니다.
이제 선택지 세 가지를 현실적으로 분석해보겠습니다.
첫 번째 RFIC 수업입니다. LNA, Mixer, Oscillator, PA를 설계하는 과정은 아날로그 설계 중에서도 난이도가 높은 영역입니다. 예를 들어 LNA를 설계한다고 하면 단순히 이득을 키우는 게 아니라, Noise Figure를 최소화하면서 입력 매칭을 맞춰야 합니다. 공통 소스 증폭기에서 gm을 키우면 이득은 A_v ≈ gm * R_load 로 증가하지만, 전류 증가로 소비전력이 커지고, input matching을 위해서는 Z_in ≈ 1/gm 조건을 맞춰야 하는 상황이 나옵니다. 실제로 50 ohm 매칭을 하려면 gm ≈ 1/50 = 20 mS 정도가 필요하고, 이는 Id 증가로 이어집니다. 이런 trade-off를 설계 보고서에서 설명할 수 있다면 강한 무기가 됩니다. 다만 RFIC는 삼성전자 내에서도 특정 조직 위주이고, 채용 TO가 넓은 분야는 아닙니다. 그리고 학부 프로젝트 수준에서는 S-parameter, NF, IP3 정도를 찍어보는 수준에서 끝나는 경우가 많아, 깊이 있는 차별화가 되려면 교수님 지도 수준이 중요합니다.
두 번째 FPGA Verilog 프로젝트입니다. 이건 디지털 설계 직무를 노린다면 괜찮습니다. 하지만 “자유주제”라는 점이 리스크입니다. 예를 들어 단순한 게임 구현, UART 통신 정도로 끝나면 큰 차별화는 어렵습니다. 대신 DDR controller 일부를 직접 FSM으로 설계하고 timing constraint를 잡아서 setup/hold violation을 잡아봤다거나, multi-clock domain에서 CDC 처리를 하고 metastability 대응을 설계해봤다면 이야기가 달라집니다. 예를 들어 setup 조건은 T_clk > T_cq + T_comb + T_setup 이어야 하는데, 실제 STA 툴에서 worst case corner에서 violation이 나서 pipeline stage를 추가해 해결했다는 식의 경험은 실무에 가깝습니다. 하지만 이 수업이 단순 구현 중심이면, 삼성전자 “회로설계”보다는 “디지털 설계/RTL” 쪽에 가까워집니다.
세 번째 PLL/DLL/DCC 설계는 개인적으로 질문자분 상황에서 가장 전략적으로 좋아 보입니다. 이유는 세 가지입니다. 첫째, PLL은 아날로그와 디지털이 섞인 mixed-signal의 대표 블록입니다. 둘째, 삼성전자 메모리/SoC 어디를 가든 PLL은 필수 블록입니다. 셋째, 설계 난이도가 높아서 학부 수준에서도 차별화가 가능합니다.
예를 들어 Charge Pump PLL을 설계한다고 하면, VCO gain Kvco, Charge pump current Icp, Loop filter의 R, C 값으로 loop bandwidth와 phase margin을 조절합니다. 간단히 2차 시스템으로 보면, natural frequency는 wn ≈ sqrt((Icp * Kvco)/(N * C * Vctrl_swing)) 형태로 결정됩니다. 여기서 N은 division ratio입니다. 질문자분이 단순히 lock이 됐다 수준이 아니라, phase margin 60 deg 맞추기 위해 R 값을 조정했고, PVT corner에서 lock time이 20 us에서 35 us로 증가하는 걸 확인하고 compensation을 수정했다는 식으로 설명할 수 있다면, 이는 실무자 입장에서 “이 친구는 루프를 이해하고 있구나”라는 신호가 됩니다.
실무 예를 하나 더 들어보겠습니다. 삼성전자 메모리 IO 설계에서는 고속 동작을 위해 DLL이나 DCC를 사용합니다. 예를 들어 DCC에서 duty cycle error가 55:45로 나오면 eye margin이 줄어듭니다. 그래서 delay cell mismatch, PVT variation을 고려해 calibration loop를 추가합니다. 질문자분이 Monte Carlo simulation으로 mismatch를 돌려보고, sigma가 3%일 때 duty error가 어떻게 분포하는지 분석했다면, 그건 단순 과제가 아니라 “양산 관점 감각”까지 보여주는 사례가 됩니다.
질문자분이 디지털/아날로그 결정을 못 했다고 하셨는데, 사실 학부 4학년이면 완전히 나눌 필요는 없습니다. 오히려 PLL 수업은 두 세계의 경계에 있어서 방향성을 잡는 데 도움이 됩니다. 해보고 나서 “나는 transistor sizing이 재밌다” 혹은 “FSM 설계가 더 재밌다”가 명확해질 가능성이 높습니다. 마치 운동을 직접 해보기 전에는 축구가 맞는지 농구가 맞는지 모르는 것과 비슷합니다.
정리하면, RFIC는 특정 분야에 깊게 들어가는 선택이고, FPGA는 디지털 RTL 중심, PLL/DLL은 삼성전자 회로설계 직무와 가장 연결성이 높고 범용성이 있습니다. 개인적으로는 세 번째를 1순위로, 그 다음은 본인이 디지털을 확실히 가고 싶다면 두 번째, RF에 강한 관심이 있다면 첫 번째를 추천드립니다.
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